7奈米制程节点将是半导体厂推进摩尔定律（Moore’s Law）的下一重要关卡。半导体进入7奈米节点后，前段与后段制程皆将面临更严峻的挑战，半导体厂已加紧研发新的元件设计构架，以及金属导线等材料，期兼顾尺寸、功耗及运算性能表现。

台积电预告2017年第二季10奈米芯片将会量产，7奈米制程的量产时间点则将落在2018年上半。反观英特尔（Intel），其10奈米制程量产时间确定将延后到2017下半年。但英特尔高层强调，7奈米制程才是决胜关键，因为7奈米的制程技术与材料将会有重大改变。

比较双方未来的制程蓝图时间表，台积电几乎确认将于10奈米制程节点时超越英特尔。但英特尔财务长Stacy Smith在2016年Morgan Stanley技术会议上强调，7奈米制程才是彼此决胜的关键点，并强调7奈米的制程技术与材料与过去相比，将会有重大突破。

过去，在90奈米制程开发时，就有不少声音传出半导体制程发展将碰触到物理极限，难以继续发展下去，如今也已顺利地走到10奈米，更甚至到7或是5奈米制程节点，以过去的我们而言的确是难以想像。

英特尔在技术会议上的这一番谈话，引起我们对未来科技无限想像的空间，到底英特尔将会引进什么样的革新技术？以及未来在制程发展上可能会遭遇到什么样的挑战？本文将会试着从半导体制程的前段（元件部分）、后段（金属导线）以及市场规模等因素来探讨先进制程未来可能面临的挑战，以及对应的解决办法。

闸极设计走向全包覆结构

半导体前段制程的挑战，不外乎是不断微缩闸极线宽，在固定的单位面积之下增加晶体管数目。不过，随着闸极线宽缩小，氧化层厚度跟着缩减，导致绝缘效果降低，使得漏电流成为令业界困扰不已的副作用。半导体制造业者在28奈米制程节点导入的高介电常数金属闸极（High-k Metal Gate，HKMG），即是利用高介电常数材料来增加电容值，以达到降低漏电流的目的。其关系函式如下：

根据这样的理论，增加绝缘层的表面积亦是一种改善漏电流现象的方法。鳍式场效晶体管（Fin Field Effect Transistor，FinFET）即是藉由增加绝缘层的表面积来增加电容值，降低漏电流以达到降低功耗的目的，如图1所示。

图1传统平面式（左）与鳍式场效晶体管（右）图片来源：IDF，Intel Development Forum（2011）

图2为未来晶体管科技发展蓝图与挑战。鳍式场效晶体管为三面控制，在5或是3奈米制程中，为了再增加绝缘层面积，全包复式闸极（Gate All Around，GAA）将亦是发展的选项之一。但结构体越复杂，将会增加蚀刻、化学机械研磨与原子层沉积等制程的难度，缺陷检测（Defect Inspection）亦会面临到挑战，能否符合量产的条件与利益将会是未来发展的目标

图2未来晶体管科技发展蓝图与挑战图片来源：Applied Materials（2013）